華為提出半導體行業新規律 韜（τ）定律開啟時間折疊

“空間縮微走到盡頭後，時間開始折疊。”

5月25日，華為公司董事、半導體業務部總裁何庭波在一場公開研討會上提出以“時間（τ）縮微”替代“幾何縮微”，作為半導體與電子系統演進的新指導原則。

她表示，在過去六年的探索實踐中，華為公司設計並量産了381款遵循韜（τ）定律的芯片。即將於2026年秋季面世的麒麟芯片，更進一步採用了基於韜（τ）定律的邏輯折疊技術，性能有望大幅提升。華為公司預計，到2031年，基於韜（τ）定律的高端芯片晶體管密度有望達到1.4納米製程的同等水平。

回望半導體産業發展，1965年英特爾創始人戈登·摩爾總結出行業發展趨勢，也就是後來廣為人知的摩爾定律。這條定律指出，集成電路上的晶體管數量約每18~24個月翻一倍。芯片性能同步提升，單位製造成本持續下降。在長達半個多世紀裏，摩爾定律始終指引着全球半導體産業前行。

但隨着大模型、人工智慧技術發展，市場對芯片算力需求呈指數級增長。傳統路線卻已然觸及瓶頸：晶體管尺寸不斷逼近物理極限，繼續縮小器件體積不僅工藝難度陡增，研發與製造成本也更水漲船高，而且對芯片製程工藝要求也越來越高。

長期以來，行業提升性能的思路是“不斷把晶體管做得更小”，從90nm到28nm到核心7nm再到更小的3nm、2nm，器件體積越小、內部走線越密、信號傳輸距離也就越短。

但是這種依靠“壓縮空間、提升密度”換取性能的模式，本質是空間層面的內卷，如今接連撞上三面難以逾越的“墻”。

首先是物理墻，當晶體管縮小到只有幾十個甚至幾個原子的寬度，量子隧穿效應會不受控制地“穿墻漏電”，功耗飆升、發熱劇增，導致邏輯出錯，可靠性下降。

其次是經濟墻，3nm晶圓廠建設需要200億美元，只有極少數玩家玩得起。

最後是地緣墻，支持先進製程的EUV光刻機被海外少數企業壟斷。為了避免前幾年“缺芯少魂”的困境再度上演，亦為了從根源上解決“卡脖子”問題，中國半導體行業必須自主創新研發道路上走出新方向。

在此背景下，華為韜（τ）定律應運而生，其核心思路便是用時間縮微替代幾何縮微，依託邏輯折疊等原創技術，持續壓縮信號傳輸時延，在不依賴極致縮小器件尺寸的前提下，提升等效晶體管密度，推動芯片與電子系統持續迭代升級。

通俗易懂地比喻就是，摩爾定律如同空間折疊，房子越蓋越小、樓越蓋越密，路越來越窄，靠“擠”提升效率。而韜（τ）定律的時間折疊，無需改動建築本身，而是重新設計交通系統，拉直主幹道、減少繞路、修高架、快車道、優化信號燈、減少等待等方式，讓代表信號的“車流”跑得更快、延遲更低、效率更高。

需要明確的是，韜（τ）定律並非簡單的芯片堆疊，而是對晶體管、電路架構等底層硬體進行系統性重構。

科幻作品《北京折疊》中，將城市分割為相互隔絕的三層空間，不同人群割裂生存、互不互通，本質是物理空間有限之下，資源被迫內卷、空間被迫分層。這也恰是傳統幾何縮微路線的寫照。

而華為韜（τ）定律提出的時間折疊，徹底跳出了空間擠壓的固有誤區，不再爭搶有限的芯片物理空間，轉而對信號傳輸時間進行壓縮、復用與統籌優化，在同樣的空間裏，把“時間利用效率”做到極致。

這一定律的提出，有着里程碑式的意義。從比拼納米尺寸的“空間競賽”，轉向比拼時延與效率的“時間競賽”。依託這條全新自研路徑，我國半導體産業或將跳出海外既定的技術規則，真正走出一條不受掣肘、自主可控的創新突圍之路。

（央視網張雅慧）